Quartus多種設(shè)計(jì)輸入方式介紹Altera公司的Quartus為設(shè)計(jì)者提供了多種設(shè)計(jì)輸入方法，包括原理圖輸入、狀態(tài)圖輸入、HDL語(yǔ)言描述、網(wǎng)絡(luò)表文件等。與其他工具不同的是，Quartus可以同時(shí)

Quartus多種設(shè)計(jì)輸入方式介紹

Altera公司的Quartus為設(shè)計(jì)者提供了多種設(shè)計(jì)輸入方法，包括原理圖輸入、狀態(tài)圖輸入、HDL語(yǔ)言描述、網(wǎng)絡(luò)表文件等。與其他工具不同的是，Quartus可以同時(shí)使用VHDL和Verilog語(yǔ)言輸入。本文將重點(diǎn)介紹原理圖輸入設(shè)計(jì)方法。

新建工程及原理圖文件輸入

在已經(jīng)新建好工程的情況下，在【File】菜單中點(diǎn)擊【New】，彈出用戶設(shè)計(jì)建立向?qū)?。在【New】中選擇【Design Files】-【Block Diagram/Schematic File】，建立原理圖設(shè)計(jì)文件。

參數(shù)化元件調(diào)用與符號(hào)庫(kù)操作

在繪圖區(qū)雙擊鼠標(biāo)左鍵，彈出添加符號(hào)元件的窗口，分別調(diào)用輸入端口“input”和邏輯器件“74138”。使用縮放工具按鈕進(jìn)行繪圖控制操作，并從符號(hào)庫(kù)中調(diào)出需要的輸入、輸出端口排放整齊。

畫(huà)線連接操作及命名

完成畫(huà)線連接操作后，通過(guò)鼠標(biāo)左鍵雙擊端口名，輸入用戶自定義的名字。如圖示74138電路Y7N端所示，直接輸入自定義名字即可。74138邏輯測(cè)試電路原理圖設(shè)計(jì)完畢！

啟動(dòng)全程編譯及分析報(bào)告

在下拉菜單【Processing】中選擇【Start Compilation】，啟動(dòng)全程編譯。編譯過(guò)程中會(huì)產(chǎn)生錯(cuò)誤信息，雙擊錯(cuò)誤信息可定位到錯(cuò)誤處，進(jìn)行修正直至排除所有錯(cuò)誤。編譯成功后會(huì)彈出編譯報(bào)告顯示相關(guān)信息。

QuartusII編譯器功能及輸出文件

QuartusII的編譯器由處理模塊構(gòu)成，負(fù)責(zé)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、綜合、配置以及時(shí)序分析。編譯器將設(shè)計(jì)項(xiàng)目適配到FPGA/CPLD目標(biāo)器件中，產(chǎn)生多用途的輸出文件如功能和時(shí)序信息文件、器件編程目標(biāo)文件。

時(shí)序仿真及波形編輯

設(shè)計(jì)結(jié)果是否滿足要求，可通過(guò)時(shí)序仿真來(lái)分析。添加引腳節(jié)點(diǎn)，選擇菜單【View】-【Utility Windows】-【Node Finder】命令，在Filter下選擇“Pins：unassigned”，列出引腳端口。設(shè)置仿真時(shí)間長(zhǎng)度和周期，編輯輸入端口信號(hào)并啟動(dòng)時(shí)序仿真，分析波形可見(jiàn)，與74LS138功能真值表一致，結(jié)果正確。

通過(guò)對(duì)Quartus原理圖輸入設(shè)計(jì)方法的詳細(xì)了解，設(shè)計(jì)者可以更高效地進(jìn)行電路設(shè)計(jì)并進(jìn)行仿真分析，從而確保設(shè)計(jì)的準(zhǔn)確性和穩(wěn)定性。愿本文內(nèi)容能幫助讀者更好地掌握Quartus工具的應(yīng)用技巧，提升電路設(shè)計(jì)的效率和質(zhì)量。