總結(jié)數(shù)字電路設(shè)計的一般方法？我不知從何而來西北工業(yè)大學計算機學院微電子學研究所，現(xiàn)在是微電子學研究所的研一學生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學期，初步掌握到了數(shù)字集成電路后端偏文科類設(shè)計方法，

總結(jié)數(shù)字電路設(shè)計的一般方法？

我不知從何而來西北工業(yè)大學計算機學院微電子學研究所，現(xiàn)在是微電子學研究所的研一學生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學期，初步掌握到了數(shù)字集成電路后端偏文科類設(shè)計方法，本篇學術(shù)素養(yǎng)課程報告要注意討論在實現(xiàn)程序后端流程時的方法、經(jīng)驗、和相關(guān)的感悟。

根據(jù)我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠小于軟件工程師，硬件工程師中又兩類模擬和數(shù)字兩大類，設(shè)計模擬集成電路設(shè)計要注意包括ADC、DAC、PLL等，數(shù)字集成電路設(shè)計則更占優(yōu)勢于基于某一特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

實際上，發(fā)展中到現(xiàn)階段，數(shù)字集成電路的設(shè)計方法已經(jīng)在EDA工具的幫助之下極其類似于軟件開發(fā)了，有名的數(shù)字集成電路開發(fā)一般為以下步驟：

1、據(jù)需求，自頂往上電腦設(shè)計電路模塊，應(yīng)明確該數(shù)字系統(tǒng)需要實現(xiàn)方法什么功能，再具體細分到各個功能模塊。此時的設(shè)計圖形式象為模塊框圖，在用visio或其他繪圖軟件實現(xiàn)。這個環(huán)節(jié)相對于松散，但非常，畢竟根據(jù)需求是啊,設(shè)計大的模塊和指標時，必須要結(jié)合實際情況，要不然到后期會經(jīng)歷無窮次返工甚至連無法都沒有達到可以預定指標。好象由德高望重的前輩，老練的工程師并且總體設(shè)計。

2、定義好各個模塊之后，這一次應(yīng)該是具體利用各個模塊的功能。只不過硬件描述語言的存在，我們可以不很貿(mào)然的是從硬件描述語言來“寫”出模塊的基于方法，在本次實驗中，我可以使用的是VerilogHDL。詳細代碼的復雜程度和模塊的復雜程度有關(guān)，我在這回實驗中按結(jié)構(gòu)的是“八位格雷碼計數(shù)器”電路設(shè)計。

3、成功“八位格雷碼計數(shù)器”的Verilog代碼后，必須對該設(shè)計接受“前仿真”。說白前仿真，比較多是就是為了不驗證代碼如何確定具體解釋對的，如何確定能夠?qū)崿F(xiàn)了所具體規(guī)劃的功能。就像建議使用modelsim軟件參與仿真的，仿真設(shè)計成功剛剛進入下一階段，不成功了則不需要直接返回直接修改代碼。

4、前仿真順利后，早有了功能正確的的Verilog設(shè)計代碼，此時這個可以將代碼下載到FPGA板上參與驗正（Quartus，JTAG），驗證成功了則證明此設(shè)計正確確認無誤。是對某些獨立顯卡度要求不高且時間太緊張的數(shù)字電路設(shè)計項目，可以不就建議使用FPGA來實現(xiàn)芯片功能。顯然，F(xiàn)PGA這種通用器件是肯定不能滿足高板載顯卡、更低功耗、專用性高ASIC設(shè)計需求的，沒法作用于相對很簡單和粗獷的設(shè)計。

5、接下來的進入到后端流程。正在此時要有帶的服務(wù)器以及價格高昂的EDA工具支持。這又是我想知道為什么軟硬件設(shè)計初學者相對比較容易的原因之一，假如一個也沒相互過軟件編程的有志青年立志要做做軟件工程，就像一臺電腦，一本書就就夠，最少再買個正版編譯器（VS，Eclipse，DW等），可是要做硬件電路設(shè)計，一臺電腦一本書起碼畫畫PCB。能做最核心的部分，需要建議使用功能強大的服務(wù)器和價格高級貨的EDA工具，因為普通地的PC電腦沉重的負擔不起“后端綜合類”的工作需求。而且大量linux下的復雜操作也會使人望而生畏。

6、打算好后端平臺后，就是可以將“八位格雷碼計數(shù)器”放到平臺里，此時立即要考慮的問題是不使用什么元件庫以及什么工藝？因為則是一個與非門，不同元件庫有有所不同實現(xiàn)程序細節(jié)，MOS管細節(jié)可能會都大相逕庭，另外還要確定工藝，這些工藝的文件充斥于具體廠家（TSMC，CSMS等），這確實是個人不能做后端的原因之一——因為你簡直不可能以自己的名義向臺積電商量商量工藝庫文件，畢竟才是一個涉世未深，無錢無術(shù)的初學者，你是不能自信積極的和人數(shù)上萬、資金上億的工藝廠簽合同的。當經(jīng)過精挑細選篩選后（更多情況下是沒得選），可以確定你想使用的工藝。在本次實驗中，我不使用的是實驗室學長雜交改良過的元件庫，這些TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、當經(jīng)過一系列配置之后，“八位格雷碼計數(shù)器”也擁有了另一個龐大的工程文件，我個人建議按結(jié)構(gòu)TCL腳本文件通過配置。然后把就也可以接受RTL級看專業(yè)。正所謂RTL級偏文科類，事實上是指將Verilog代碼“改寫本”為綜合類工具（我使用的是Encounter）所能識別的Verilog代碼。通俗點的講，這個類似于將“文言文”翻譯成為“白話文”，也不同于C語言中的“編譯”，還沒有高級語言翻譯為匯編代碼?？隙ǎ碚撋峡梢灾苯訉懸欢蜶TL級代碼，但這就和就寫匯編語言完全不一樣，復雜程度不言自明。

8、RTL級偏文科類成功后，接下來的事情將RTL Verilog導入Encounter進行真正的后端綜合。導入RTL代碼后，還要那就證明標準單元庫的LEF文件，并定義電源和地的線名。此時需要一個MMMCconfig配置，流程繁冗，主要是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。

9、能完成導入配置，接下來是芯片布局設(shè)計，即Floorplan。Floorplan是需要設(shè)置中一些基礎(chǔ)參數(shù)，如芯片的長寬（面積），扔給管腳的空間，芯片利用率等。長寬比建議為0.2-5，急切電路利用率0.85，象電路利用率0.90，電路利用率0.95。

10、POWER計算，得以為根據(jù)布好電源線路，要注意為ring和stripe。例如，某數(shù)字電路芯片功耗為55mW，提高冗余設(shè)計量到2倍左右，設(shè)計什么為100mW，按照1.8V供電，電流約為60mA，也就是總電源線為60u，假如每條線10u，則六條電源線，一側(cè)各一條，中間四條。Encounter中有專門買的布線配置器。布線施工之后，可以先Apply，后再撤消發(fā)熱發(fā)冷接觸。

11、親自布置IO管腳。如果晚幾天沒有導入IO，可以重新導入（TCL），也是可以讓其按照。

12、Pre-Place，而且Verilog中而不有很多的module，每個module對應(yīng)一個布局模塊，布局時應(yīng)當及時特別注意一些布局原則。布局時就像實際簡單的移動鼠標就可以不?！鞍宋桓窭状a計數(shù)器”而且只有一一個module，所以不是需要古怪的布局。

13、布局是一個斷的修改和再改進的過程，Pre-Place之后接受Place，之后接受之后Post-Place。Place之后，要并且時鐘樹綜合考（CTS），時鐘樹綜合考的目的是為了讓每個信號都在約束的時間內(nèi)傳輸?shù)较乱粋€時序單元，否則會對芯片的主頻產(chǎn)生影響（主頻是在設(shè)計前就定過來的指標），后再在Post-CTS對不符合時鐘約束的部分接受布線調(diào)整。

14、布局之后接受布線，即Route，對于普通還網(wǎng)線布線必須通過SRoute，后再進行Post-Place，這些步驟某種程度上全是“點按鈕”和“配參數(shù)”，但后端綜合類時一定得有神智的頭腦，需要明白了為什么不要點這些按鈕，在內(nèi)該配置什么參數(shù)。

15、布局布線當經(jīng)過一次升級迭代，IO管腳配置好后，可以不Fill全圖，用各層金屬覆蓋未不使用的區(qū)域。單個“八位格雷碼計數(shù)器”因為結(jié)構(gòu)簡單，芯片未遍布區(qū)域減小。

16、到此，Encounter內(nèi)的后端綜合類就能完成了，可以文件導入（export）成GDSII格式的網(wǎng)表，這些是為做DRC，LVS檢查，也需要“Netlist”成schematic（電路原理圖）的格式。

17，將后端綜合類的GDSII文件導入到（Streamacross）到Virtuoso里。Virtuoso是另一個主要用于模擬真實集成電路設(shè)計的軟件。將GDSII文件導出該軟件主要有兩個目的，一是可以不在Virtuoso里做“后仿真”，驗證經(jīng)由后端綜合類的一系列流程之后，概念芯片是否是能滿足的條件設(shè)計需求，此時的仿真就已經(jīng)考慮到了延時，電阻，功耗等不好算存在的問題，要是仿真時再次出現(xiàn)了問題，必須通過返工可以修改，沒有必要時要原先fpga設(shè)計。當“后仿真”是從后，的要對該芯片通過DRC和LVS檢查，DRC是查找是否行最簡形矩陣所選工藝的要求，只不過在實際中情況下，一些理論上的值是不現(xiàn)實的，比如說過細的線根本無法生產(chǎn)，柵極間的距離過短肯定會導致漏電，導線和各金屬層之間的電容會影響不大電路功能等。LVS是也很layout和Schematic之間的拓撲關(guān)系如何確定不一致。二是可以不方便啊以后做數(shù)?；旌闲酒O(shè)計時參與調(diào)和設(shè)計，只不過模擬集成電路的是再在Virtuoso中參與的，兩者最后加強在一起，就可以通過數(shù)?；旌霞呻娐吩O(shè)計。

18、進行完檢查之后，就可以與工藝需要提供廠家聯(lián)系參與加工了，如TSMC。一般加工不需要跟上企業(yè)的業(yè)務(wù)流程。最少經(jīng)1月左右，芯片加工完成，然后再再次進入測試環(huán)節(jié)。點焊，試驗，不驗證芯片指標，在內(nèi)提出來改進之處方案。

到了此時，一個數(shù)字集成電路從概念到實物的整個流程就能完成了，每邁一步都值得你去愛研究什么和慢慢回味，從二四譯碼器到急切的CPU，其流程是基本上一樣的的。在研一上一個學期的學習，我也都差不多掌握到了這個流程。以后會越來越很努力的在本專業(yè)方向繼續(xù)前進，培養(yǎng)和訓練核心競爭力。

cadence線總是左右搖擺？

1.做一個線條的元件.2.將該元件的中心點拖弄到元件的一端...這步十分重要.3.將該元件放在場景中去，系統(tǒng)設(shè)置好初始幀的位置與中止幀的位置(也就是旋轉(zhuǎn)的是有的角度)，可以使用運動，即可完成你的單擺場景制做了.也可以不用它來演示Ω表的指針擺動效果。