quartus74248芯片引腳功能？DB8應(yīng)該是分頭并進(jìn)輸出，分配為8個I/O口，RS，RW又是I/O口，怎么分配為未建議使用的通用I/O腳就行了。除非對輸出有特殊要求比如差分輸出要用特殊能量的差分

quartus74248芯片引腳功能？

DB8應(yīng)該是分頭并進(jìn)輸出，分配為8個I/O口，RS，RW又是I/O口，怎么分配為未建議使用的通用I/O腳就行了。除非對輸出有特殊要求比如差分輸出要用特殊能量的差分對腳，DDR內(nèi)存操縱需要支持DDR觸發(fā)器的腳。

quartus怎么刪除線路？

在QuartusII中再打開工程，在Assignments選項下再打開PinPlanner，左鍵單擊準(zhǔn)備好能取消的引腳，就delete就可以了。關(guān)了Pin Planner，可以取消后的配置手動需要保存在不對應(yīng)的*.qsf文件中。

還有一個種方法，用QuartusII(或其他任何文本編輯器)然后打開工程按的*.qsf約束文件，然后刪除想要能取消的引腳對應(yīng)代碼行就可以了。

quartus的優(yōu)缺點？

優(yōu)點：

支持什么多時鐘按時講；更易管腳分配和時序約束；強(qiáng)大無比的HDL綜合能力；包含有MaxplusII的GUl，且很易MaxplusII的工程平順地過渡要自然到QuartusII開發(fā)環(huán)境；是對Fmax的設(shè)計具有挺好的效果；支持什么的器件種類數(shù)千；支持什么Windows、Solaris、Hpux和Linux等多種操作系統(tǒng)；第三方工具如綜合、設(shè)計模擬等的鏈接。

缺點：

完全沒有缺點。

【quartus】原理圖輸入設(shè)計詳解攻略？

這里我們設(shè)置您也新建好了工程，在【File】菜單下再點【New】，即提示框用戶設(shè)計建立起向?qū)?，在【New】中選擇類型【DesignFiles】-【BlockDiagram/SchematicFile】原理圖文件輸入

組建原理圖設(shè)計文件

動態(tài)創(chuàng)建參數(shù)化元件，在繪圖區(qū)鼠標(biāo)雙擊鼠標(biāo)左鍵，即彈出來直接添加符號元件的窗口

分別調(diào)用輸入輸入端口“input”和邏輯器件“74138”

繪圖壓制你的操作，不使用縮放工具按鈕后，請可以切換回按鈕（你選及畫線工具），才能對繪圖并且可以編輯。

從符號庫中菜單需要的輸入輸入、輸出端口，排放兩排

完成畫線再連接操作（鼠標(biāo)放端點處，會自動怎么抓，按動左鍵拖拽到目標(biāo)處，釋放后即能完成第二次畫線操作）

鼠標(biāo)左鍵鼠標(biāo)雙擊端口名，如圖示74138電路Y7N端所示，然后輸入輸入用戶自定義的名字即可解決。74138邏輯測什么電路原理圖設(shè)計完畢！

在下拉菜單【Processing】中選擇類型【StartCompilation】，啟動全程編譯

50分鐘程序編譯分析報告：

選擇Processing/StartCompilation,不自動結(jié)束結(jié)論、排錯、綜合、完全適配、匯編及時序分析的全過程。

編譯過程中，錯誤信息下方的信息欄下指示（藍(lán)色的字體）。右鍵點擊此信息，是可以定位到出現(xiàn)了錯誤的地方處，改正后在此接受代碼編譯直至可以排除所有錯誤；

編譯程序順利后，會彈出編譯報告，沒顯示咨詢編譯信息。

QuartusII的編譯器由一系列全面處理模塊構(gòu)成；這些模塊專門負(fù)責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，在內(nèi)時序分析；

在這一過程中，將啊,設(shè)計項目配適到FPGA/CPLD目標(biāo)器件中，而才能產(chǎn)生多用途的輸出低文件，如功能和時序信息文件，器件編程的目標(biāo)文件；

編譯器簡單的方法檢查一下出工程設(shè)計文件中很有可能的錯誤`信息，以供設(shè)計者先排除，接著有一種一個結(jié)構(gòu)化的網(wǎng)表文件表達(dá)出的電路原理圖文件；

工程程序編譯結(jié)束后，設(shè)計結(jié)果是否滿足的條件設(shè)計要求，這個可以實際時序仿真來結(jié)論；建立起波形矢量文件

添加引腳節(jié)點，中,選擇菜單【View】-【UtilityWindows】-【NodeFinder】命令

在Filter下選擇“Pins：unassigned”，再右鍵單擊“List”，列下引腳端口

在Nodes Found下方的列表下選擇所列出的端口，將其拖放到波形文件的引腳編輯區(qū)

設(shè)置里設(shè)計模擬時間長度，中,選擇菜單【Edit】-【EndTime】命令，默認(rèn)為1us，這里將其設(shè)置里為100us

設(shè)置里仿真的時間周期，你選擇菜單【Edit】-【GridSize…】命令，默認(rèn)為10ns，的原因競爭冒險的存在，在仿真時信號波形和大量毛刺混疊在一起，引響仿真結(jié)果，并且，這里可以設(shè)置為500ns

編輯器再輸入端口信號，在用窗口縮放比例（左鍵放大，右鍵縮小成）把波形比例縮放到適合程度

啟動時序仿真，在下拉菜單【Processing】中中,選擇【StartSimulation】，分析什么波形可以說，與74LS138功能真值表完全不同，最后錯誤的