總結(jié)數(shù)字電路設(shè)計的一般方法？我來自西北工業(yè)大學(xué)計算機學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學(xué)期，大致了解手中掌握了數(shù)字集成電路后端綜合設(shè)計方法，本篇學(xué)

總結(jié)數(shù)字電路設(shè)計的一般方法？

我來自西北工業(yè)大學(xué)計算機學(xué)院微電子學(xué)研究所，現(xiàn)在是微電子學(xué)研究所的研一學(xué)生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學(xué)期，大致了解手中掌握了數(shù)字集成電路后端綜合設(shè)計方法，本篇學(xué)術(shù)素養(yǎng)課程報告主要商討在利用后端流程時的方法、經(jīng)驗、和相關(guān)的感悟。

根據(jù)我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠大于0軟件工程師，硬件工程師中又分成三類模擬和數(shù)字兩大類，設(shè)計模擬集成電路設(shè)計主要注意和ADC、DAC、PLL等，數(shù)字集成電路設(shè)計則更比較雜于基于特定的事件功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

事實上，反展到現(xiàn)階段，數(shù)字集成電路的設(shè)計方法巳經(jīng)在EDA工具的幫助之下非常傳說中的軟件開發(fā)了，是個的數(shù)字集成電路開發(fā)象為以下步驟：

1、依據(jù)什么需求，自頂向下電腦設(shè)計電路模塊，比較明確該數(shù)字系統(tǒng)不需要基于什么功能，再具體詳細細分到各個功能模塊。此時的設(shè)計圖形式像是為模塊框圖，可以使用visio或其他繪圖軟件基于。這個環(huán)節(jié)相對盤結(jié)，但更，畢竟參照產(chǎn)品需求電腦設(shè)計大的模塊和指標時，需要要結(jié)合實際情況，要不然到后期會遇到無盡的次返工甚至根本無法提升預(yù)訂指標。像是由德高望重的老前輩，見多識廣的工程師通過總體設(shè)計。

2、定義好各個模塊之后，這一次就是具體看實現(xiàn)各個模塊的功能。畢竟硬件描述語言的存在，我們可以不很輕易地的是從硬件描述語言來“寫”出模塊的實現(xiàn)程序方法，在本次實驗中，我不使用的是VerilogHDL。具體代碼的復(fù)雜程度和模塊的復(fù)雜程度或者，我在這回實驗中采用的是“八位格雷碼計數(shù)器”電路設(shè)計。

3、完成“八位格雷碼計數(shù)器”的Verilog代碼后，要對該設(shè)計參與“前仿真”。有所謂前仿真，主要是為了修改密保代碼是否需要具體解釋對的，是否完全實現(xiàn)程序了所具體規(guī)劃的功能。就像在用modelsim軟件參與仿真模型，設(shè)計模擬成功進入到下一階段，不成功則是需要回修改代碼。

4、前仿真完成后，也有了功能正確的的Verilog設(shè)計代碼，此時可以不將代碼上網(wǎng)下載到FPGA板上參與驗證驗證（Quartus，JTAG），驗證完成則可證明此設(shè)計正確的有誤。是對某些板載顯卡度要求不高且時間非常害怕的數(shù)字電路設(shè)計項目，這個可以直接在用FPGA來實現(xiàn)方法芯片功能。很顯然，F(xiàn)PGA這種通用器件是不能行最簡形矩陣高集成、低功耗、使用說明性高ASIC設(shè)計需求的，只能主要是用于相對于簡單啊和粗獷的設(shè)計。

5、接下來的事情再次進入后端流程。過了一會兒要專用的服務(wù)器在內(nèi)價格高昂的EDA工具支持。這也是我想知道為什么硬件設(shè)計入門學(xué)習(xí)相對比較容易的原因之一，如果沒有一個沒有外界過軟件編程的有志青年立志做軟件工程，就像一臺電腦，一本書就夠，最少再買個正版編譯器（VS，Eclipse，DW等），不過去做硬件電路設(shè)計，一臺電腦一本書不超過學(xué)畫畫PCB。要做最核心的部分，要建議使用功能強大的服務(wù)器和價格高級貨的EDA工具，只不過大多數(shù)的PC電腦負擔(dān)太大不起“后端綜合類”的工作需求。但是大量linux下的復(fù)雜操作也會使人望而怯步。

6、準備好好后端平臺后，就是可以將“八位格雷碼計數(shù)器”放到平臺里，正當(dāng)此時立即必須考慮的問題是可以使用什么元件庫在內(nèi)什么工藝？是因為同時一個與非門，不同元件庫有差別實現(xiàn)方法細節(jié)，MOS管細節(jié)可能會都大不相同，另外又要判斷工藝，這些工藝的文件充斥于查找廠家（TSMC，CSMS等），這又是個人難以做后端的原因之一——是因為你幾乎不可能以自己的名義向臺積電好好商量工藝庫文件，畢竟才是一個涉世未深，無錢無術(shù)的初學(xué)者，你是不能自信堅定的和人數(shù)上萬、資金上億的工藝廠簽訂合同的。在精心篩選后（更多情況下是沒得選），判斷你想建議使用的工藝。在本次實驗中，我使用的是實驗室學(xué)長實驗過過的元件庫，包括TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、經(jīng)一系列配置之后，“八位格雷碼計數(shù)器”巳經(jīng)擁有了個龐大的工程文件，我個人建議區(qū)分TCL腳本文件并且配置。然后再就可以并且RTL級綜合考。說白RTL級看專業(yè)，雖然是指將Verilog代碼“改寫”為偏文科類工具（我建議使用的是Encounter）所能能識別的Verilog代碼。通俗的解釋的講，這個不同于將“文言文”漢語翻譯為“白話文”，也不同于C語言中的“編譯”，還沒有高級語言翻譯為匯編代碼。不過，理論上是可以就寫一段RTL級代碼，但這就和就寫匯編語言完全不一樣，復(fù)雜程度不言而喻。

8、RTL級偏文科類能完成后，接下來的將RTL Verilog導(dǎo)入Encounter并且能夠的后端看專業(yè)。導(dǎo)入RTL代碼后，還要那就證明標準單元庫的LEF文件，并定義電源和地的線名。此時必須一個MMMCconfig配置，流程繁瑣，主要注意是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。

9、能夠完成導(dǎo)入配置，下一步是芯片布局設(shè)計，即Floorplan。Floorplan需要系統(tǒng)設(shè)置一些基礎(chǔ)參數(shù)，如芯片的長寬（面積），交給管腳的空間，芯片利用率等。長寬比建議為0.2-5，古怪電路利用率0.85，像是電路利用率0.90，基本電路利用率0.95。

10、POWER計算，得以為依據(jù)什么布置電源線路，要注意為ring和stripe。.例如，某數(shù)字電路芯片功耗為55mW，提高冗余設(shè)計量到2倍左右，怎么設(shè)計為100mW，聽從1.8V供電，電流約為60mA，也就是總電源線為60u，如果不是每條線10u，則六條電源線，左右兩邊各一條，中間四條。Encounter中有專業(yè)點的布線配置器。電源布線之后，可以不先Apply，然后把撤消反復(fù)接觸。

11、親自布置IO管腳。假如提前沒有導(dǎo)入IO，也可以重新導(dǎo)入到（TCL），也可以不一一變動。

12、Pre-Place，畢竟Verilog中而不有很多的module，每個module對應(yīng)一個布局模塊，布局時應(yīng)當(dāng)由再注意一些布局原則。布局時就像實際簡單的拖拽就這個可以?！鞍宋桓窭状a計數(shù)器”因為僅有一個module，因此不需要急切的布局。

13、布局是一個不斷地如何修改和加以改進的過程，Pre-Place之后并且Place，之后并且之后Post-Place。Place之后，是需要接受時鐘樹看專業(yè)（CTS），時鐘樹綜合的目的是為了讓每個信號都在約束的時間內(nèi)傳輸信號到下一個時序單元，否則會對芯片的主頻產(chǎn)生影響（主頻是在設(shè)計前就定下去的指標），然后在Post-CTS對不條件符合時鐘約束的部分進行布線調(diào)整。

14、布局之后參與電源布線，即Route，是對特殊還布線施工不需要進行SRoute，然后把并且Post-Place，這些步驟某種程度上全是“點按鈕”和“配參數(shù)”，但后端綜合類時一定得有完全清醒的頭腦，前提是很清楚為啥要點這些按鈕，在內(nèi)該配置什么參數(shù)。

15、布局布線在三次升級迭代，IO管腳配置好后，是可以Fill全圖，用各層金屬覆蓋未不使用的區(qū)域。單個“八位格雷碼計數(shù)器”只不過結(jié)構(gòu)簡單，芯片未完全覆蓋區(qū)域較高。

16、到此，Encounter內(nèi)的后端綜合就能完成了，可以導(dǎo)出來（export）成GDSII格式的網(wǎng)表，以及就是為了做DRC，LVS檢查，也不需要“Netlist”成schematic（電路原理圖）的格式。

17，將后端看專業(yè)的GDSII文件再導(dǎo)入（Streamof）到Virtuoso里。Virtuoso是兩個主要是用于模擬集成電路設(shè)計的軟件。將GDSII文件再導(dǎo)入該軟件要注意有兩個目的，一是是可以在Virtuoso里做“后仿真”，驗證驗證經(jīng)過后端偏文科類的一系列流程之后，概念芯片有滿足設(shè)計需求，此時的仿真就早考慮到到了延時，電阻，功耗等求實際問題與不足，如果不是仿真時會出現(xiàn)了問題，是需要并且返工可以修改，沒必要時要恢復(fù)布局布線。當(dāng)“后仿真”通過后，也要對該芯片接受DRC和LVS檢查，DRC是欄里點是否滿足的條件所選工藝的要求，畢竟在不好算情況下，一些理論上的值是不現(xiàn)實就是現(xiàn)實的，比如過細的線難以成產(chǎn)，柵極間的距離過短肯定會倒致短路，導(dǎo)線和各金屬層之間的電容會會影響電路功能等。LVS是比較layout和Schematic之間的幾何特征是否是不一致。二是也可以方便以后做數(shù)?；旌闲酒O(shè)計時接受水配設(shè)計，畢竟模擬集成電路的是真接在Virtuoso中并且的，兩者之后生克制化在一起，就這個可以參與數(shù)?；旌霞呻娐吩O(shè)計。

18、參與完檢查之后，就這個可以與工藝提供給廠家直接聯(lián)系接受加工了，如TSMC。像是加工不需要緊跟企業(yè)的業(yè)務(wù)流程。最少當(dāng)經(jīng)過1月左右，芯片加工能完成，然后把進入測什么環(huán)節(jié)。焊，試驗，修改密保芯片指標，以及提出改進之處方案。

到了此時，一個數(shù)字集成電路從概念到實物的整個流程就能夠完成了，每踏都值得你去愛去研究和再回味，從二四譯碼器到急切的CPU，其流程是都差不多一般的。當(dāng)經(jīng)過研一上一個學(xué)期的學(xué)習(xí)，我也都差不多掌握了這個流程。以后會越來越很努力的在本專業(yè)方向繼續(xù)前進，培養(yǎng)和訓(xùn)練核心競爭力。

沒有基礎(chǔ)學(xué)單片機開發(fā)可以嗎？

也可以，是可以先買本計算機原理來看一下了解幫一下忙單片機的工作原理，然后在在學(xué)下c語音清華出版社的那本接著在學(xué)模擬電路另外數(shù)字電路基礎(chǔ)在學(xué)stm8在學(xué)stm32單片機是復(fù)雜工程要自己開發(fā)還要軟件和硬件互相學(xué)