簡(jiǎn)述FPGA與CPLD在硬件結(jié)構(gòu)上的區(qū)別？FP GA和CPLD的差異系統(tǒng)對(duì)比分享給大家:雖然FPGA和CPLD都是可編程ASIC器件，有很多共同的特點(diǎn)，但是由于CPLD和FPGA的結(jié)構(gòu)差異，又有各自的

簡(jiǎn)述FPGA與CPLD在硬件結(jié)構(gòu)上的區(qū)別？

FP GA和CPLD的差異系統(tǒng)對(duì)比分享給大家:雖然FPGA和CPLD都是可編程ASIC器件，有很多共同的特點(diǎn)，但是由于CPLD和FPGA的結(jié)構(gòu)差異，又有各自的特點(diǎn)。:①CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合完成時(shí)序邏輯。

換句話說(shuō)，F(xiàn)PGA更適合觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合觸發(fā)器有限、乘積項(xiàng)豐富的結(jié)構(gòu)。②②CPLD的連續(xù)布線結(jié)構(gòu)決定了其時(shí)序延遲的均勻性和可預(yù)測(cè)性，而FPGA的分段布線結(jié)構(gòu)決定了其不可預(yù)測(cè)性。③ FPGA在編程上比CPLD更靈活。CPLD通過(guò)修改固定互連線的邏輯函數(shù)來(lái)編程，F(xiàn)P GA通過(guò)改變互連線的布線來(lái)編程。FPGA可以在邏輯門下編程，而CPLD在邏輯塊下編程。④④FPGA的集成度比CPLD高，有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。⑤CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，不需要外部存儲(chǔ)芯片，簡(jiǎn)單易用。但FPGA的編程信息需要存儲(chǔ)在外部存儲(chǔ)器中，使用方法復(fù)雜。⑥CPLD比FPGA速度快，時(shí)間可預(yù)測(cè)性更強(qiáng)。這是因?yàn)镕PGA是門級(jí)編程，clb之間采用分布式互連，而CPLD是邏輯塊級(jí)編程，邏輯塊之間的互連是集總的。⑦編程模式下，CPLD主要基于E2PROM或FLASH存儲(chǔ)器，編程次數(shù)可達(dá)10000次。優(yōu)點(diǎn)是當(dāng)系統(tǒng)斷電時(shí)，編程信息不會(huì)丟失。CPLD可分為兩類:在編程器上編程和在系統(tǒng)中編程。FPGA多基于SRAM編程，系統(tǒng)掉電時(shí)編程信息丟失。每次上電時(shí)，編程數(shù)據(jù)都需要從器件外部重新寫入SRAM。它的優(yōu)點(diǎn)是可以隨時(shí)編程，在工作中可以快速編程，從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。8 ⑧CPLD安全性好，F(xiàn)PGA安全性差。⑨一般來(lái)說(shuō)，CPLD的功耗比FPGA大，集成度越高越明顯。隨著復(fù)雜可編程邏輯器件(CPLD)的密度越來(lái)越大，數(shù)字器件的設(shè)計(jì)者可以靈活方便地設(shè)計(jì)大規(guī)模器件，產(chǎn)品可以快速進(jìn)入市場(chǎng)。很多設(shè)計(jì)人員都感受到了CPLD的優(yōu)勢(shì)，比如簡(jiǎn)單易用、時(shí)序可預(yù)測(cè)、速度快等。但是過(guò)去由于CPLD密度的限制，他們不得不求助于FPGA和ASIC?，F(xiàn)在，設(shè)計(jì)人員可以體會(huì)到具有數(shù)十萬(wàn)門密度的CPLD的好處。CPLD結(jié)構(gòu)在一條邏輯路徑上使用1到16個(gè)乘積項(xiàng)，因此可以預(yù)測(cè)大型復(fù)雜設(shè)計(jì)的運(yùn)行速度。因?yàn)橐虼?，原設(shè)計(jì)的操作是可預(yù)測(cè)的和可靠的，并且很容易修改設(shè)計(jì)。CPLD本質(zhì)靈活，時(shí)序簡(jiǎn)單，路由性能優(yōu)秀。用戶可以改變?cè)O(shè)計(jì)，同時(shí)保持引腳輸出不變。與FPGA相比，CPLD具有更多的I/O和更小的尺寸。如今，通信系統(tǒng)使用許多標(biāo)準(zhǔn)，設(shè)備必須根據(jù)用戶配置。;需要支持不同的標(biāo)準(zhǔn)。CPLD允許設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演進(jìn)而改變其功能。這給系統(tǒng)設(shè)計(jì)人員帶來(lái)了極大的便利，因?yàn)樗麄兛梢栽跇?biāo)準(zhǔn)完全成熟之前就著手硬件設(shè)計(jì)，然后修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延遲特性優(yōu)于純軟件方案，其NRE成本低于ASIC，因此更加靈活，產(chǎn)品可以更快進(jìn)入市場(chǎng)。CPLD編程方案的優(yōu)點(diǎn)如下:●豐富的邏輯和內(nèi)存資源(Cypress Delta39K200的RAM超過(guò)480 Kb) ●靈活的時(shí)序模型，具有冗余的路由資源●靈活的管腳輸出變化●安裝在系統(tǒng)上后可重新編程●I/ O數(shù)量大●性能有保證的集成內(nèi)存控制邏輯●提供單片CPLD和可編程PHY方案。由于這些優(yōu)點(diǎn)，設(shè)計(jì)和建模成本低，在設(shè)計(jì)過(guò)程的任何階段都可以增加設(shè)計(jì)或改變引腳輸出，CPLD結(jié)構(gòu)很快就可以上市。CPLD是一種粗粒度結(jié)構(gòu)的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門與寄存器的高比率)和高度靈活的路由資源。CPLD的路由是連在一起的，而FPGA的路由是分開(kāi)的。FPGA可能更靈活，但它包括許多跳線，所以它比CPLD慢。CPLD以簇陣列的形式排列，由水平和垂直布線通道連接。這些路由通道向器件引腳發(fā)送信號(hào)或從器件引腳接收信號(hào)，并連接CPLD內(nèi)部的邏輯組。CPLD之所以被稱為粗粒度，是因?yàn)榕c路由數(shù)量相比，邏輯組更大。CPLD的邏輯組遠(yuǎn)大于FPGA的基本單元，所以FPGA是細(xì)粒度的CPLD的功能塊CPLD最基本的單元是宏單元。宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)產(chǎn)品術(shù)語(yǔ)作為其輸入)和其他有用的功能。因?yàn)槊總€(gè)宏單元使用16個(gè)乘積項(xiàng)，所以設(shè)計(jì)人員可以部署許多組合邏輯，而無(wú)需添加額外的路徑。這就是為什么CPLD被認(rèn)為是 "邏輯豐富 "。宏單元以邏輯模塊(LB)的形式排列，每個(gè)邏輯模塊由16個(gè)宏單元組成。宏單元執(zhí)行“與”運(yùn)算，然后執(zhí)行“或”運(yùn)算，以實(shí)現(xiàn)組合邏輯。每個(gè)邏輯組有8個(gè)邏輯模塊，所有邏輯組都連接到同一個(gè)可編程互連矩陣。每組還包含兩個(gè)單端口邏輯組內(nèi)存模塊。和多端口通道存儲(chǔ)器模塊。前者每個(gè)模塊有8，192b存儲(chǔ)器，而后者包含4，096b專用通信存儲(chǔ)器，可以配置為單端口、多端口或FIFO，具有專用控制邏輯。CPLD有什么好處？I/O數(shù)多的CPLD的一個(gè)優(yōu)點(diǎn)是在給定的器件密度下，可以提供更多的I/O數(shù)，有時(shí)甚至高達(dá)70%。簡(jiǎn)單時(shí)序模型CPLD優(yōu)于其他可編程結(jié)構(gòu)，因?yàn)樗哂泻?jiǎn)單且可預(yù)測(cè)的時(shí)序模型。這種簡(jiǎn)單的時(shí)間序列模型主要?dú)w因于CPLD的粗粒度特性。CPLD可以在給定時(shí)間內(nèi)提供大范圍的相等狀態(tài)，不考慮路由。這種能力是設(shè)計(jì)成功的關(guān)鍵，不僅可以加快最初的設(shè)計(jì)工作，還可以加快設(shè)計(jì)調(diào)試過(guò)程。粗粒度CPLD結(jié)構(gòu)的優(yōu)點(diǎn)CPLD是粗粒度結(jié)構(gòu)，意味著進(jìn)出器件的路徑經(jīng)過(guò)的開(kāi)關(guān)較少，延遲也相應(yīng)較小。因此，與等效的FPGA相比，CPLD可以工作在更高的頻率，性能更好。CPLD的另一個(gè)優(yōu)點(diǎn)是其快速的軟件編譯，因?yàn)槠湟子诓季€的結(jié)構(gòu)使得布局設(shè)計(jì)任務(wù)更容易執(zhí)行。細(xì)粒度FPGA結(jié)構(gòu)的優(yōu)點(diǎn)FPGA是細(xì)粒度結(jié)構(gòu)，也就是說(shuō)各個(gè)單元之間有細(xì)粒度的延遲。如果少量的邏輯緊密排列在一起，F(xiàn)PGA的速度是相當(dāng)快的。但是，隨著設(shè)計(jì)密度的增加，信號(hào)要經(jīng)過(guò)許多開(kāi)關(guān)，路由延遲也迅速增加，從而削弱了整體性能。而CPLD的粗粒度結(jié)構(gòu)可以很好的適應(yīng)這種設(shè)計(jì)布局的變化。靈活輸出引腳CPLD的粗粒度結(jié)構(gòu)和時(shí)序特性是可預(yù)測(cè)的，因此設(shè)計(jì)人員仍然可以在設(shè)計(jì)過(guò)程的后期更改輸出引腳，時(shí)序保持不變。新型CPLD封裝CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案將閃存和CPLD集成在單個(gè)封裝中，無(wú)需外部引導(dǎo)單元，從而降低了設(shè)計(jì)復(fù)雜性并節(jié)省了電路板空間。在給定封裝尺寸下，共享引腳輸出的器件密度更高。這為設(shè)計(jì)者提供了 "放大和放大該設(shè)計(jì)不改變板上的引腳輸出。

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我 m在考核期，請(qǐng)喜歡。謝謝你。我的世界，一款自由度很高的沙盒游戲。有生存模式，需要收集各種資源讓自己活下去。有創(chuàng)作模式，資源無(wú)限，可以研究很多東西。除了這兩種，還有冒險(xiǎn)模式，只有一條命，死了存檔后會(huì)自動(dòng)刪除。我的世界里也有各種模塊和地圖，可以下載玩地圖。