總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？我是西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子研究所的?，F(xiàn)在是微電子所的研究生，專業(yè)是數(shù)字集成電路設(shè)計(jì)。第一屆研究生上學(xué)期，初步掌握了數(shù)字集成電路后端綜合設(shè)計(jì)方法。本學(xué)術(shù)素養(yǎng)課程報(bào)告主要

總結(jié)數(shù)字電路設(shè)計(jì)的一般方法？

我是西北工業(yè)大學(xué)計(jì)算機(jī)學(xué)院微電子研究所的?，F(xiàn)在是微電子所的研究生，專業(yè)是數(shù)字集成電路設(shè)計(jì)。第一屆研究生上學(xué)期，初步掌握了數(shù)字集成電路后端綜合設(shè)計(jì)方法。本學(xué)術(shù)素養(yǎng)課程報(bào)告主要探討了實(shí)現(xiàn)后端過程中的方法、經(jīng)驗(yàn)和相關(guān)感悟。

一般來說，軟件工程師和硬件工程師的需求量是10:1，也就是說硬件工程師的需求量比軟件工程師的需求量小很多。硬件工程師分為模擬和數(shù)字兩類。模擬集成電路設(shè)計(jì)主要包括ADC、DAC、PLL等。而數(shù)字集成電路設(shè)計(jì)更傾向于具有特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

其實(shí)到了現(xiàn)階段，數(shù)字集成電路的設(shè)計(jì)方法已經(jīng)非常類似于借助EDA工具進(jìn)行軟件開發(fā)。典型的數(shù)字集成電路開發(fā)一般包括以下步驟：

1.根據(jù)需求，自頂向下設(shè)計(jì)電路模塊，定義數(shù)字系統(tǒng)需要實(shí)現(xiàn)什么功能，然后再細(xì)分到各個功能模塊。此時，的設(shè)計(jì)形式一般是框圖，通過visio或其他繪圖軟件來實(shí)現(xiàn)。這個環(huán)節(jié)雖然松散，但是很重要，因?yàn)樵诟鶕?jù)需求設(shè)計(jì)大模塊和指標(biāo)的時候，一定要結(jié)合實(shí)際情況，否則后期會經(jīng)歷無限的返工，甚至達(dá)不到預(yù)定的指標(biāo)。一般由德高望重、經(jīng)驗(yàn)豐富的工程師進(jìn)行整體設(shè)計(jì)。

2.定義好每個模塊之后，接下來就是實(shí)現(xiàn)每個模塊的功能。由于硬件描述語言的存在，我們可以很容易地通過硬件描述語言“寫出”模塊的實(shí)現(xiàn)方法。在這個實(shí)驗(yàn)中，我使用了Verilog HDL。具體代碼的復(fù)雜程度與模塊的復(fù)雜程度有關(guān)。在這個實(shí)驗(yàn)中，我采用了“八位格雷碼計(jì)數(shù)器”的電路設(shè)計(jì)。

3.“八位格雷碼計(jì)數(shù)器”的Verilog代碼完成后，需要進(jìn)行“預(yù)模擬”設(shè)計(jì)。所謂預(yù)仿真，主要是驗(yàn)證代碼描述是否正確，計(jì)劃的功能是否真正實(shí)現(xiàn)。通用modelsim軟件用于仿真。如果模擬成功，將進(jìn)入下一階段。如果不成功，需要返回修改后的代碼。

4.預(yù)仿真成功后，具有正確功能的Verilog設(shè)計(jì)代碼已經(jīng)可用。此時，可以將代碼下載到FPGA板進(jìn)行驗(yàn)證(JTAG Quartus)。成功的驗(yàn)證證明了設(shè)計(jì)的正確性。對于一些集成度要求低、時間緊的數(shù)字電路設(shè)計(jì)項(xiàng)目，可以直接用FPGA實(shí)現(xiàn)芯片功能。顯然，F(xiàn)PGA這種通用器件無法滿足高集成度、低功耗、高專用性的ASIC設(shè)計(jì)要求，只能用于更簡單、更粗糙的設(shè)計(jì)。

5.接下來，進(jìn)入后端流程。這時候就需要專門的服務(wù)器和昂貴的EDA工具。這也是硬件設(shè)計(jì)入門難的原因之一。如果一個從未接觸過軟件編程的有志青年立志做軟件工程，一般一臺電腦一本書就夠了。最多買個正版編譯器(VS，Eclipse，DW等。)，但是做硬件電路設(shè)計(jì)，一臺電腦一本書最多能畫PCB。要做核心部分，就必須使用強(qiáng)大的服務(wù)器和昂貴的EDA工具，因?yàn)槠胀≒C承擔(dān)不起“后端集成”的工作。而且linux下大量復(fù)雜的操作也會讓人望而卻步。

6.后端平臺準(zhǔn)備好之后，就可以把“八位格雷碼計(jì)數(shù)器”放入平臺了。這時候，需要馬上考慮的問題是，用什么組件庫，用什么流程？因?yàn)橥粋€與非門，不同的元件庫實(shí)現(xiàn)細(xì)節(jié)不同，MOS管細(xì)節(jié)可能差別很大。此外，我們還要考慮技術(shù)。這些技術(shù)的文件來自相關(guān)制造商(TSMC、CSMS等)。)，這也是個人做不了后端的原因之一。3354因?yàn)槟銕缀醪豢赡芤宰约旱拿x與TSMC討論技術(shù)圖書館文件。畢竟作為一個沒有錢和技術(shù)的初學(xué)者，你不可能自信的和幾萬人一樣。仔細(xì)篩選后(大多數(shù)情況下，沒有選擇)，確定你要用的流程。這個實(shí)驗(yàn)我用的是實(shí)驗(yàn)室學(xué)長改進(jìn)的組件庫和TSMC 0.18um工藝，EDA工具是Cadence IC 614。

7.經(jīng)過一系列配置，“八位格雷碼計(jì)數(shù)器”已經(jīng)成為一個龐大的工程文件。我建議配置TCL腳本文件。那么可以執(zhí)行RTL級合成。所謂的RTL級合成實(shí)際上是指將Verilog代碼“改寫”成合成工具(我用的是Encounter)可以識別的Verilog代碼?？偟膩碚f，這類似于C語言把“文言文”翻譯成“白話文”和“編譯”，也就是把高級語言翻譯成匯編代碼。當(dāng)然，理論上可以直接寫RTL級代碼，但是就像直接寫匯編語言一樣，復(fù)雜度不言而喻。

8.在RTL級合成完成后，RTL Verilog將被導(dǎo)入到真正的后端合成遇到。導(dǎo)入RTL碼后，還需要解釋標(biāo)準(zhǔn)單元庫的LEF文件，定義電源和地的線名。這時候就需要一個MMMC config配置，過程比較復(fù)雜，主要是配置相關(guān)文件和設(shè)備狀態(tài)(TT、ss、FF等。).

9.完成導(dǎo)入配置，接著是芯片版圖設(shè)計(jì)，即布圖規(guī)劃。Floorplan需要設(shè)置一些基本的參數(shù)，比如芯片的長寬(面積)，引腳留的空間，芯片的利用率等等。長寬比建議為0.2-5，復(fù)雜電路利用率為0.85，一般電路為0.90，簡單電路為0.95。

10.功率計(jì)算，電力線排列的依據(jù)，主要是環(huán)形和條形。比如一個數(shù)字電路芯片的功耗是55mW，冗余增加到2倍左右，設(shè)計(jì)成100mW，電流按照1.8V大概是60mA也就是電源線總長度是60 U，如果每條線是10u，那么電源線就有6條，兩邊1條，中間4條。在遭遇戰(zhàn)中有專門的接線配置器。接線后，可以先申請，再撤銷重復(fù)嘗試。

11.IO引腳的布局。如果IO沒有提前導(dǎo)入，可以重新導(dǎo)入(TCL)或者自己調(diào)整。

12.前置，因?yàn)閂erilog中往往有很多模塊，每個模塊對應(yīng)一個布局模塊。布局時要注意一些布局原則。一般只需要簡單的拖拽就可以完成布局?！鞍宋桓窭状a計(jì)數(shù)器”只有一個模塊，所以不需要復(fù)雜的布局。

13.布局是一個不斷修改和完善的過程。放置是在前置后進(jìn)行，然后是后置。布局之后，需要時鐘樹綜合(CTS)。時鐘樹綜合的目的是使每一個信號在約束時間內(nèi)傳輸?shù)较乱粋€順序單元，否則會影響芯片的主頻(主頻是設(shè)計(jì)前設(shè)定的一個指標(biāo))，然后在Post-CTS中進(jìn)行不滿足時鐘約束的部分的布線調(diào)整。

14.布局后，布線，即路線。對于特殊布線，需要SRoute，然后進(jìn)行后置處理。這些步驟在某種程度上是“點(diǎn)擊按鈕”和“匹配參數(shù)”，但是你在合成后端的時候一定要有清醒的頭腦。您必須知道為什么需要這些按鈕，以及需要配置哪些參數(shù)。

15.經(jīng)過多次布局布線迭代，配置好IO引腳后，就可以填充整個畫面，不用的區(qū)域可以覆蓋各種金屬層。單個“八位格雷碼計(jì)數(shù)器”由于結(jié)構(gòu)簡單而具有較大的未覆蓋面積。

16.至此，邂逅中的后端綜合已經(jīng)完成，GDSII格式的網(wǎng)表可以導(dǎo)出了。為了檢查DRC和LVS，還需要將“網(wǎng)表”格式轉(zhuǎn)換為原理圖(電路原理圖)。

17.將后端集成的GDSII文件導(dǎo)入Virtuoso。Virtuoso是一款模擬集成電路設(shè)計(jì)軟件。將GDSII文件導(dǎo)入該軟件有兩個主要目的。首先可以在Virtuoso中做“后仿真”，驗(yàn)證概念芯片經(jīng)過一系列后端集成工藝后是否能達(dá)到設(shè)計(jì)要求。此時，仿真已經(jīng)考慮了延遲、電阻、功耗等實(shí)際問題。如果仿真出現(xiàn)問題，需要返工修改，必要時需要重新布置布局和布線?！昂蠓抡妗蓖ㄟ^后，芯片應(yīng)由DRC和LVS檢查。DRC是檢查是否符合所選工藝的要求，因?yàn)樵趯?shí)際情況下，有些理論值是不切實(shí)際的，比如太細(xì)的導(dǎo)線無法制作，柵極之間的距離太短可能導(dǎo)致短路，導(dǎo)線與各種金屬層之間的電容會影響電路功能。LVS是比較版圖和原理圖之間的拓?fù)潢P(guān)系是否不一致。其次，可以方便以后設(shè)計(jì)數(shù)模混合芯片，因?yàn)槟M集成電路是直接在Virtuoso中實(shí)現(xiàn)的，最后可以將兩者結(jié)合在一起設(shè)計(jì)數(shù)?；旌霞呻娐?。

18.檢驗(yàn)后，您可以聯(lián)系工藝供應(yīng)商進(jìn)行加工，如TSMC。一般處理需要跟上企業(yè)的業(yè)務(wù)流程。大約一個月后，芯片完成加工，然后進(jìn)入測試階段。焊接，測試，驗(yàn)證芯片指標(biāo)，提出改進(jìn)方案。

至此，一個數(shù)字集成電路從概念到實(shí)物的全過程已經(jīng)完成，每一步都值得研究和回味。從第二個解碼器到復(fù)雜的CPU，過程基本相同。經(jīng)過一個學(xué)期的學(xué)習(xí)，我已經(jīng)基本掌握了這個流程。今后我們會更加努力，在這個專業(yè)上繼續(xù)前進(jìn)，培養(yǎng)自己的核心競爭力。