quartus ii仿真出來半加器的圖輸出有大概2ns的延遲是怎么回事？一個是時間約束，另一個是邏輯鎖定。時間限制是根據(jù)你的時間安排和路線的要求。邏輯鎖是設計者在設備的某個位置指定一個模塊或網(wǎng)絡。雖然

quartus ii仿真出來半加器的圖輸出有大概2ns的延遲是怎么回事？

一個是時間約束，另一個是邏輯鎖定。時間限制是根據(jù)你的時間安排和路線的要求。邏輯鎖是設計者在設備的某個位置指定一個模塊或網(wǎng)絡。雖然時序限制，但合成器不能保證每次都能滿足要求；只有在邏輯被鎖定時，才能保證被鎖定的模塊在下一次合成中不會發(fā)生變化。

這是有原因的。之前添加的SPI模塊在開始時是正常的。后來，一些模塊相繼加入到設計中。經(jīng)過綜合，發(fā)現(xiàn)SPI模塊工作不正常。奇怪的是，在我備份的幾個版本中，有些是正常的，有些是不正常的。在這個過程中，SPI模塊從未被修改過。我想合成器一定出了問題。后來，我在普通版本的SPI上檢查了chip

planner中SPI的布局信息，鎖定了它的邏輯，并添加了新的模塊。因此，SPI沒有受到影響。