verilog中頂層模塊實例引用多個模塊時端口怎么連接？假設(shè)子模塊1和子模塊2是兩個定義的子模塊，頂層是頂層。然后子模塊之間的連接可以通過導(dǎo)線連接。頂層的輸入和輸出也連接到子模塊中。這是一般的，當(dāng)然也

verilog中頂層模塊實例引用多個模塊時端口怎么連接？

假設(shè)子模塊1和子模塊2是兩個定義的子模塊，頂層是頂層。然后子模塊之間的連接可以通過導(dǎo)線連接。頂層的輸入和輸出也連接到子模塊中。這是一般的，當(dāng)然也有特殊的，比如雙向io。模塊頂部（in1，out1）輸入in1輸出輸出1線a線b子模塊1 u子模塊1（.a（a），.b（b），.d（in1））子模塊2 u子模塊2當(dāng)sub2（。A（A），。B（B），。E（out1））endmodule

引用模塊，可以使用靈活引用的模塊編寫參數(shù)。但是，參數(shù)module decode（a，f）參數(shù)width=1，polarity=1不能互相調(diào)用Endmodule reference:module top wire[3:0]A4 wire[4:0]A5 wire[15:0]F16 wire[31:0]F32 decode u?D1（A4，F(xiàn)16）//u?D1使用默認(rèn)參數(shù)width=1，polarity=1，decode?（4,0）u?D2（A4，F(xiàn)16）//u D2的寬度為4，極性為0。Decode#（5）U_D3（A5，F(xiàn)32）//U_D3的寬度為4，極性為0endmodule