關(guān)于VHDL語(yǔ)言中使用EVENT屬性的問(wèn)題，高手請(qǐng)進(jìn)？Event是指當(dāng)一個(gè)事件發(fā)生時(shí)，VHDL要求它必須解釋到底發(fā)生了什么，這樣VHDL才能根據(jù)發(fā)生的事情來(lái)判斷！你只給一個(gè)事件。VHDL不知道發(fā)生了什

關(guān)于VHDL語(yǔ)言中使用EVENT屬性的問(wèn)題，高手請(qǐng)進(jìn)？

Event是指當(dāng)一個(gè)事件發(fā)生時(shí)，VHDL要求它必須解釋到底發(fā)生了什么，這樣VHDL才能根據(jù)發(fā)生的事情來(lái)判斷！你只給一個(gè)事件。VHDL不知道發(fā)生了什么，所以它不能判斷

！換句話說(shuō)，VHDL不支持無(wú)知的發(fā)生

！如果CLK“event”和CLK=“1”表示上升

相同的CLK“event”和CLK=“0”表示下降，else表示沒(méi)有變化

屬性event的值是布爾值，可以是“true”或“false”。當(dāng)信號(hào)值在當(dāng)前模擬周期內(nèi)發(fā)生變化時(shí)，信號(hào)名稱為“event=”true“，否則，信號(hào)名稱為“event=”false”。

屬性lastuuvalue的值與信號(hào)值的類型相同，信號(hào)名稱為“l(fā)ast”uvalue是上一個(gè)模擬周期結(jié)束時(shí)的信號(hào)值。